Le tonneau qui sert à jauger les navires ne contient plus de vin depuis des siècles. L’unité vient des fûts qu’embarquaient les bâtiments de commerce, et le mot a survécu à la marchandise : la jauge brute d’un porte-conteneurs est aujourd’hui un nombre sans dimension, qui a cessé de mesurer un objet pour devenir un rang dans un classement, sans que nul y voie une tromperie.
L’industrie des semi-conducteurs a suivi le même chemin en trois décennies. Le nanomètre désignait une cote réelle, la longueur du canal sous la grille d’un transistor ; il nomme désormais une génération de procédé, soit un couple de promesses en densité et en performance. C’est dans ce registre qu’il faut lire le procédé détaillé par IBM, baptisé nœud de 0,7 nanomètre, ou 7 angströms, et présenté comme le premier passage sous la barre du nanomètre.
Sous l’étiquette se logent une architecture baptisée nanostack, une façon inédite d’assembler les circuits et un parc de machines à renouveler. Le constructeur revendique une densité doublée face à son 2 nanomètres de 2021, près de cent milliards de composants sur une surface d’ongle, 50 % de calcul en plus ou 70 % d’efficacité énergétique gagnée, 40 % de densité sur la mémoire SRAM embarquée. Le nom du nœud, le geste qu’il recouvre, la mémoire qui en est le vrai sujet et l’arbitrage qui attend la filière méritent chacun un examen.
Un nom qui ne mesure plus rien
Ce que sept angströms ne mesurent pas
Le paramètre de maille du silicium vaut 0,543 nanomètre : un objet de 0,7 nanomètre y tiendrait dans une maille et demie, soit deux à trois atomes, et la physique du matériau interdit un transistor de cette taille. Le chiffre relève de la dénomination commerciale : il désigne, selon un usage vieux de plusieurs décennies, un niveau de densité et de performance réputé équivalent. Le nœud précédent le montre : le 2 nanomètres d’IBM avait un pas de grille de 44 nanomètres, une longueur de grille de 12 et des nanofeuillets épais de 5.
Une case déjà ouverte dans la feuille de route
L’unité n’est pas davantage une trouvaille du constructeur. Intel a lancé la nomenclature en angströms le 26 juillet 2021 en rebaptisant deux de ses nœuds 20A et 18A, et la case A7 figurait dans la feuille de route publique de l’industrie : en décembre 2024, l’imec présentait à l’IEDM une cellule standard à double rangée conçue pour elle, ramenée à trois pistes et demie, avec plus de 40 % de surface mémoire en moins face à un A14. Le papier scientifique d’IBM parle de nœud CMOS 7A, jamais de 0,7 nanomètre.
Cent milliards de transistors et leur recalcul
Le chiffre le plus repris est le plus difficile à vérifier. Cent milliards de composants sur un ongle, soit environ 150 millimètres carrés, revient à 666 millions de transistors par millimètre carré, quand le recalcul indépendant d’Ian Cutress, à partir des dimensions de cellule publiées, donne 382 à 548 millions. Le précédent est documenté : en mai 2021, Scotten Jones ramenait le 2 nanomètres d’IBM à 333 millions, l’équivalent d’un 3 nanomètres de fonderie.
L’empilement séquentiel et le geste du décalage
Deux plaques, deux orientations, un collage
Pour doubler la densité, le constructeur ne rétrécit pas, il superpose : nanostack range les transistors sur deux étages décalés l’un par rapport à l’autre. L’intégration séquentielle en trois dimensions fabrique ces niveaux l’un après l’autre plutôt que côte à côte, et cette variante produit les transistors de type P sur une première plaque d’orientation cristalline (110), ceux de type N sur une seconde en (001), avant collage. Chaque type obtient l’orientation où la mobilité de ses porteurs est la meilleure.
De là vient la promesse d’un réglage séparé : les deux niveaux n’étant plus élaborés ensemble, chacun reçoit ses propres matériaux, et consommation comme performance s’ajustent transistor par transistor. Le secret revendiqué tient au diélectrique de collage, appliqué au niveau des transistors et non en fin de chaîne : moins de 30 nanomètres d’épaisseur, une uniformité contrôlée à 1,5 nanomètre près sur une plaque de 300 millimètres, une composition tenue secrète. Les équipes disent en avoir établi la viabilité par l’expérience, en laboratoire.
Le décalage des étages, seul vrai gain de surface
Empiler ne suffit pas : deux étages alignés gagnent de la place et la reperdent en câblage, faute d’espace pour faire passer signal et alimentation entre les niveaux. Le décalage latéral y répond : il apporte 65 % de largeur de grille effective en plus par cellule de quatre pistes. Le procédé a son prix : dix nanomètres d’oxyde de collage coûtent environ 2,5 % de capacité effective au niveau de la cellule.
Une généalogie plus ancienne que l’annonce
L’empilement séquentiel n’est pas né à Albany : le CEA-Leti le développe à Grenoble depuis les années 2010 sous le nom de CoolCube, avec plus de dix millions de contacts tridimensionnels par millimètre carré quand les vias traversants plafonnent vers cent mille, IBM et STMicroelectronics partenaires dès 2016. Le verrou est thermique : l’étage supérieur doit être fabriqué sous 500 à 600 degrés sans dégrader celui du dessous. À l’IEDM de décembre 2024, IBM pariait encore sur un transistor à canaux complémentaires monolithique conçu avec Samsung : le séquentiel décalé est donc une bifurcation, dont l’apport propre tient au diélectrique de début de chaîne et au décalage des étages.
La mémoire embarquée, sujet réel de l’annonce
La cellule qui ne rétrécissait plus
La mémoire SRAM avait cessé de suivre le rythme de la logique aux dernières transitions de gravure, et ce décrochage a une date. À l’IEDM de décembre 2022, TSMC révélait que la cellule haute densité de son N3B ne mesurait que 0,0199 micromètre carré, 5 % de moins que les 0,021 du N5, et que celle du N3E ne bougeait pas du tout, quand la logique gagnait dans le même temps un facteur 1,6 à 1,7.
Ce que valent quarante pour cent
Les projections changent d’échelle sur ce fond : une cellule de 0,011 micromètre carré, une densité théorique de 90,9 mégabits par millimètre carré, une densité réelle attendue entre 54,5 et 59,1 après un rendement de matrice de 55 à 65 %, quand les meilleurs nœuds en production plafonnent autour de 38. Le gain revendiqué tient à un placement en quinconce des points mémoire, qui abaisse la hauteur de chaque cellule de stockage.
Ces 40 % pèsent plus lourd que les 50 % de performance logique pour les charges visées. Dans les accélérateurs de réseaux de neurones documentés, la mémoire statique occupe 79,2 % de la surface de puce chez Eyeriss et 67 % chez Simba, architecture en chiplets : regagner de la mémoire, c’est ajouter des unités arithmétiques à taille de puce constante. D’où les débouchés revendiqués, l’intelligence artificielle générative et les infrastructures cloud.
Le calendrier d’une annonce
La chronologie éclaire ce choix. L’architecture n’est pas neuve : le papier fondateur, signé S. Reboh et cinquante-six co-auteurs, a été présenté au symposium VLSI de juin 2025 et annonçait déjà la moitié de surface logique en moins et les gains de 50 et de 70 %. Le seul résultat neuf tient dans un second papier, consacré aux cellules mémoire à canal décalé et signé Chen Zhang, présenté du 14 au 18 juin 2026 à Honolulu.
Albany, la machine et les équipementiers
Albany, dans l’État de New York, où se déroulent ces travaux, n’est pas un laboratoire d’entreprise : c’est le CHIPS for America EUV Accelerator, doté de 825 millions de dollars fédéraux et opéré par Natcast pour le National Semiconductor Technology Center. Il doit prochainement accueillir une ASML TWINSCAN EXE:5200B, premier scanner de lithographie extrême ultraviolet à grande ouverture de propriété publique aux États-Unis.
IBM précise pourtant que l’outil n’est pas indispensable : les structures de test ont été gravées en lithographie classique à expositions multiples, la grande ouverture servant à les condenser, pour le coût et le rendement. Les collaborations avec les équipementiers ne datent pas davantage de l’annonce, un accord de cinq ans avec Lam Research ayant été rendu public le 10 mars 2026 ; Tokyo Electron et SCREEN complètent la liste des industriels chargés des recettes de ces machines.
Le transfert technologique, verrou principal
IBM ne fabrique plus
Le groupe fonctionne en pur centre de recherche et développement : rien n’ira jusqu’au marché sans qu’un fondeur tiers reprenne la technologie. La formule se prend au pied de la lettre : IBM a cédé sa division de fabrication à GlobalFoundries en 2015, en payant 1,5 milliard de dollars au repreneur et en lui abandonnant plus de 16 000 brevets.
Ce modèle a déjà produit un contentieux de premier ordre. IBM a poursuivi GlobalFoundries en 2021 pour 2,5 milliards de dollars après l’abandon du 7 nanomètres, le fondeur a contre-attaqué en avril 2023 en l’accusant d’avoir livré ses secrets industriels à Intel et à Rapidus, et les deux ont transigé le 2 janvier 2025. L’absence de tout accord signé sur le nœud de 0,7 nanomètre n’est donc pas une formalité administrative.
Rapidus, seul canal existant
Le seul transfert réellement en cours est japonais et porte sur le 2 nanomètres. Plus de 150 ingénieurs ont été formés à Albany en 2023 et 2024, l’usine IIM-1 de Chitose, à Hokkaido, a ouvert le 1er avril 2025, des transistors à grille enrobante y ont fonctionné en juillet 2025 et la production de masse est visée fin 2027, sur fond de 2 350 milliards de yens de soutien public japonais.
Deux architectures pour un même nœud
Le délai de cinq ans avancé pour les premières phases de production mesure la construction d’un écosystème autant que la maîtrise d’un procédé. Aucun outil de conception assistée par ordinateur ne modélise ensemble le calendrier des signaux, la puissance, la mécanique et la thermique d’un tel empilement, il n’existe ni kit de conception tridimensionnel ni protocole de test des plaques avant collage, et superposer deux couches double la densité de puissance à volume égal.
Les premières cibles envisagées suivent cette prudence : des processeurs pour smartphones ou de petits chiplets d’IA, où le risque de rendement lié au collage reste absorbable, plutôt que de grandes puces de centre de données. Le calendrier n’en reste pas moins plus agressif que le consensus : la feuille de route de l’imec de mai 2026 place l’introduction commerciale des transistors à canaux complémentaires autour de 2033, quand les analystes situent les architectures concurrentes d’Intel, de Samsung et de TSMC au nœud A7 vers 2031.
Deux familles viseraient alors le même nœud à la même date, et la filière n’a pas les moyens d’outiller les deux. L’arbitrage se jouera sur le coût de la plaque autant que sur la physique : TSMC facture environ 30 000 dollars la plaque de 2 nanomètres contre 18 000 pour le 5, et repousse l’A16 en volume à 2027 sans passer à la grande ouverture, qu’Intel prévoit au contraire d’adopter dès son 14A. Selon l’issue, le collage plaque à plaque deviendra une étape standard du début de chaîne, ou nanostack rejoindra les architectures démontrées et jamais industrialisées.
Ce qui reste en propre au nœud de 0,7 nanomètre, une fois défalqués un nom emprunté à la feuille de route collective et une architecture publiée un an plus tôt, tient dans un procédé de collage et un décalage d’étages. Le constructeur y voit non un aboutissement mais une plateforme, prolongeable vers les nœuds de 5 puis de 3 angströms et censée soutenir la densification des puces pendant la décennie qui vient. Le meilleur étalon de cette promesse reste la précédente : le 6 mai 2021, IBM présentait son 2 nanomètres avec cinquante milliards de transistors sur un ongle et 45 % de performance en plus ou 75 % d’énergie en moins face au 7 nanomètres ; cinq ans après, le nœud dérivé entre à peine en production, sous le nom de N2 chez TSMC et en 2027 chez Rapidus.
L’enjeu déborde la course aux nœuds. Selon l’Agence internationale de l’énergie, les centres de données ont consommé 415 térawattheures en 2024, environ 1,5 % de l’électricité mondiale, et leur consommation doit plus que doubler pour atteindre quelque 945 térawattheures en 2030, un peu plus que celle du Japon aujourd’hui. Son scénario de haute efficacité, qui suppose des progrès matériels de cet ordre, abaisse la demande de 20 % à l’horizon 2035.
Une annonce américaine portant sur un nœud attendu vers 2031, adossée à 825 millions de dollars fédéraux et au plan de 150 milliards annoncé par IBM en avril 2025, et dont le seul débouché industriel identifié se trouve au Japon, relève aussi de la politique industrielle. La Commission européenne a adopté trois semaines plus tôt, le 3 juin 2026, une proposition de révision de son règlement sur les semi-conducteurs, dont la première version visait 20 % du marché mondial en 2030. L’Europe y figure par sa recherche et son équipementier néerlandais, pas par sa production.
Aller plus loin
Toute la couverture procède d’un même texte, et le communiqué du 25 juin 2026 sur la première technologie de puce sous le nanomètre se lit en quelques minutes : chiffres bruts, partenaires nommés un à un, et surtout les références des deux publications scientifiques qui le fondent, que la presse ne cite jamais.
Remonter à la source scientifique déplace la perspective, puisque le papier NanoStack Transistor Architecture for CMOS 7A Node and Beyond date de juin 2025, porte le nom retenu par les chercheurs et donne les gains de surface, de performance et d’efficacité un an avant l’annonce.
Pour descendre au niveau des plaques, l’analyse IBM Announces 0.7nm Process Node, Introduces NanoStack signée Ian Cutress est la seule à détailler la séquence de collage, les orientations cristallines, le diélectrique et le recalcul indépendant de la densité, avec l’inventaire des verrous de conception et de test.
La méthode de ce recalcul avait été établie sur le nœud précédent, et l’article Is IBM’s 2nm Announcement Actually a 2nm Node? de Scotten Jones montre comment on passe des cotes publiées à une densité comparable entre fondeurs, et pourquoi le 2 nanomètres de 2021 en valait trois.
Que la case A7 préexiste à cette annonce se vérifie dans le communiqué Imec proposes double-row CFET for the A7 technology node, publié à l’occasion de l’IEDM de décembre 2024, qui décrit une cellule standard ramenée à trois pistes et demie et chiffre la réduction de surface mémoire attendue.
Le calendrier collectif de la filière est exposé dans l’enquête The Next 15 Years of Moore’s Law, According to Imec, parue en mai 2026, qui place l’introduction commerciale des transistors à canaux complémentaires vers 2033 et les canaux bidimensionnels vers 2041 : l’étalon auquel confronter une promesse à cinq ans.
La stagnation mémoire n’est pas une impression, et l’article TSMC’s 3nm Node: No SRAM Scaling Implies More Expensive CPUs and GPUs en donne les cotes relevées à l’IEDM de 2022, cellule par cellule et nœud par nœud, avec la conséquence économique que les concepteurs subissent depuis.
L’histoire européenne de l’empilement séquentiel affleure dans la note CoolCube attains more than 10 million 3D contacts/mm2, où le CEA-Leti détaille la densité de contacts que permet une fabrication étage par étage, avec IBM et STMicroelectronics au rang des partenaires industriels.
Ce que recouvre exactement le nom d’Albany est décrit dans le reportage Flagship CHIPS R&D facility opens in New York, qui restitue le financement fédéral du centre, sa gouvernance publique et le calendrier d’installation du scanner attendu.
L’ordre de grandeur du problème que l’efficacité énergétique prétend adresser figure dans le résumé exécutif du rapport Energy and AI de l’Agence internationale de l’énergie, qui chiffre la consommation des centres de données, sa trajectoire jusqu’en 2030 et l’effet d’un scénario de haute efficacité.
Lus ensemble, ces documents rendent au procédé sa profondeur de champ : une nomenclature négociée bien avant l’annonce, un laboratoire public financé par un plan de relance, un héritage grenoblois passé sous silence, un marché de la mémoire qui commande la conception des accélérateurs. Ce qui décidera de la suite n’est écrit nulle part : le rendement qu’un fondeur tiendra sur des plaques collées, le prix de la plaque, le choix de la filière entre deux façons d’empiler. Une démonstration de laboratoire ouvre une option, elle ne la finance pas.